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原创全球冲刺3nm芯片:最烧钱的技术战!100亿美元首

原标题:全球冲刺3nm芯片:最烧钱的技术战!100亿美元首

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智东西(公多号:zhidxcom)

文 | 心缘

2020年开篇伊首,全球半导体先辈制程之战新的交锋已然火花四射。

从华为、苹果打响7nm旗舰手机芯片第一枪最先,7nm芯片产品已成百花齐放之势,而5nm芯片也将在今年下半年正式首秀。

10nm、7nm、5nm、3nm……这些逐渐萎缩的芯片制程数字,正是全球电子产品团体性能赓续进化的中央驱动力。

通去更先辈制程的道路似乎攀登高峰,飙高的技术难度和研发成本将大无数芯片代工厂拦在半山腰,全球唯有台积电、三星、英特尔还在向峰顶冲刺。

就在刚刚以前4个月,三星、台积电和英特尔一连浓密开释关于更先辈制程的新新闻。

三星首款3nm芯片研发成功,台积电3nm芯片晶体管密度达2.5亿/mm²,英特尔官宣制程回归两年更新周期。

▲全球主要晶圆厂制程节点技术路线图

与此同时,行为以前十年芯片制程演进的关键功臣,FinFET之父、美国添州大学伯克利分校教授胡正明被赋予国际电气与电子工程学会赋予2020年IEEE荣誉勋章。

在全球备战3nm及更先辈制程的关键节点,本文围绕晶体管组织、光刻、沉积与刻蚀、检测、封装等五大关键环节,探讨全球先辈制程冲刺战中更高阶的中央技术及玩家格局。

▲迈向1nm节点的技术路线图(图源:Imec)

一、世界上最烧钱长跑:芯片制程进阶之路

什么是芯片制程?制程用来描述芯片晶体管栅极宽度的大幼,纳米数字越幼,表明晶体管密度越大,芯片性能就越高。

例如,台积电7nm芯片的典型代外苹果A13、高通骁龙865和华为麒麟990,每平方毫米约有1亿个晶体管。随后台积电5nm、3nm芯片进一步将每平方毫米的晶体管数目进一步升迁至1.713亿个、2.5亿个。

▲台积电制程工艺节点路线图(图源:WikiChip)

陪同着制程的进化,5nm比7nm芯片性能升迁15%,功耗降矮30%;3nm又比5nm芯片性能升迁10-15%,功耗降矮25-30%。

原由各家对制程工艺的命名法则差别,相通纳米制程下,并不克对各厂商的制程技术挺进做直不悦目比较。比如英特尔10nm的晶体管密度与台积电7nm、三星7nm的晶体管密度相等。

▲全球先辈制程技术对比

从制程最新挺进来看,一面是台积电三星在5nm/3nm等先辈制程上你追吾赶,另一面英特尔则闭门不出循规蹈距地走向7nm。

5nm方面,台积电已经拿到苹果和华为的旗舰手机芯片订单,下半年开启量产,有看在其2020年营收占比达10%。

三星在5nm制程则相对落后,现在正添速韩国华城5nm生产工厂V1的建设,展望6月终前完善生产线建设,今年岁暮前实现量产。

据外媒报道,三星与谷歌正合作开发采用三星5nm LPE工艺的定制Exynos芯片组,将搭载于谷歌的Pixel智能手机、Chrome OS设备甚至数据中压服务器中。

3nm方面,台积电3nm制程展望2021年最先试生产,并于2022年下半年最先量产。三星原计划2021年大周围量产3nm工艺,但受现在疫情影响,不确定量产时间是否会推迟。

为什么挺进先辈制程的玩家屈指可数呢?主要源于两大门槛:资本和技术。

制程工艺的研发和生产成本逐代上涨。按照市场钻研机构International Business Strategies(IBS)的数据,3nm芯片的设计费用约达5-15亿美元,兴建一条3nm产线的成本约为150-200亿美元。

两年前台积电为3nm工艺计划投资6000亿新台币,折合近200亿美元。单是从资金数现在来看,很多中幼型晶圆厂就玩不首。

▲差别工艺下的典型芯片流片成本图,28nm后成本最先快捷上升

更高的研发和生产成本,对答的是更难的技术挑衅。

每当制程工艺逼近物理极限,晶体管组织、光刻、沉积、刻蚀、检测、封装等技术的创新与协同合作,对芯片性能天花板的突破首到决定性作用。

二、摩尔定律的续命关键:晶体管组织从FinFET走向GAA

晶体管在芯片中首到“开关”作用,能议定影响相互的状态传递新闻。晶体管的栅极限制着电流能否从源极流向漏极,电子流过晶体管相等于“开”,电子不流过晶体管相等于“关”。

随着晶体管尺寸萎缩,源极和栅极间的沟道赓续萎缩,当沟道缩幼到肯定程度时,即便不添电压,源极和漏极也因间距过幼而互通,即产生“漏电”表象,晶体管则失踪“开关”的功能,无法实现逻辑电路。

▲晶体管组织进化路线图

1、从平面晶体管到FinFET

几十年来,基于平面(Planar)晶体管的芯片一向是市场上最先辈的设备。然而制程技术发展到22nm以下节点后,平面晶体管最先遇到源极漏极间距过近的瓶颈。

此时,华裔科学家胡正明教授于1999年发明的3D鳍式场效晶体管(FinFET),成为一连摩尔定律的革命性技术,在以前十年间,为基于逻辑的工艺技术创新做出了中央贡献。

英特尔在2011年转向22nm FinFET。FinFET的立体组织将漏极和源极由程度改为垂直,沟道被栅极三面环绕,不光添厚绝缘层,而且增补接触面积,避免漏电表象的发生。

相比平面晶体管,FinFET在工艺节点减幼时,能做到更好的性能和电压缩放,切换速度和电流密度均隐晦升迁。

▲从平面晶体管到FinFET再到GAAFET的演变

FinFET已经历16nm/14nm和10nm/7nm两个工艺世代,今年采用台积电5nm FinFET晶体管工艺的芯片展望将在下半年问世。

在衡量技术成熟度、性能和成本等因素后,台积电的3nm首发因袭FinFET晶体管方案。

2、GAAFET:走向3nm及更先辈工艺

随着深宽比赓续拉高,FinFET逼近物理极限,为了制造出密度更高的芯片,环绕式栅极晶体管(GAAFET,Gate-All-Ground FET)成为新的技术选择。

三星、台积电、英特尔均引入GAA技术的钻研,其中三星已经先一步将GAA用于3nm芯片。

差别于FinFET,GAAFET的沟道被栅极四面围困,沟道电流比三面包裹的FinFET更添通顺,能进一步改善对电流的限制,从而优化栅极长度的微缩。

三星3nm采用的GAA技术名为多桥通道FET(MBCFET,Multi-Bridge Channel FET)。这是一栽纳米片FET(nanosheet FET),可议定用纳米片替换纳米线周围的栅极,实现每堆更大的电流。

不过纳米片FET当下还面临一些挑衅,包括n/p不屈衡、底部板的有效性、内部阻隔、栅极长度限制和器件隐瞒。

▲从FinFET到Nanosheet再到Forksheet的演变

微电子钻研中央(Imec)正在开发面向2nm的forksheet FET。

与nFET和pFET行使差别器件的现有GAAFET纷歧样的是,在forksheet FET中,nFET和pFET都集成在相聚组织中,间距更幼并削减浓密缩放。

Imec的2nm forksheet具有42nm的接触栅极间距(CPP)和16nm的金属间距,均矮于Nanosheet 45nm的接触栅极间距和30nm的金属间距。

Complementary FET(CFET)是另一栽类型的GAA器件,由两个单独的纳米线FET(p型和n型)构成。清淡pFET堆叠在nFET的顶部,清除了n-p别离的瓶颈,削减了电池有效面积。

去年11月,英特尔首席实走官Bob Swan曾挑到,英特尔的3nm也将采用CFET。

但CFET及有关的晶体管也存在散炎等挑衅,还必要更多时间来开发,在各环节必要新的技术和设备。

▲从FinFET到nanosheet再到forksheet和CFET

三、更邃密的芯片“刻刀”:高数值孔径EUV

负责“雕刻”电路图案的中央制造设备是光刻机,它是芯片制造阶段最中央的设备之一,光刻机的精度决定了制程的精度。

光刻机的运作原理是:先把设计好的芯片图案印在掩膜上,接着用激光光束穿过印着图案的掩膜和光学镜片,将芯片图案曝光在带有光刻胶涂层的硅片上。

此时,涂层被光照到之处发生逆答消融,异国被照到之处保持不变,掩膜上的图案就被迁移到芯片光刻胶涂层上。

▲光刻原理简示

现在193nm浸没式光刻是行使最广且最成熟的技术,在22/16/14/10nm节点,主要芯片制造商均行使基于193nm浸没式光刻体系的双重成像(double patterning)技术。

到7nm及更先辈的技术节点时,则必要波长更短的极紫外(EUV)光刻技术来实现更幼的制程。而荷兰ASML是全球唯一有能力制造EUV光刻机的厂商。

面向3nm及更先辈的工艺,芯片制造商或将必要一栽称为高数值孔径EUV(high-NA EUV)的EUV光刻新技术。

Imec和ASML成立了说合钻研实验室,凝神于后3nm节点的纳米级元件制造蓝图,详细分为两个阶段:

第一阶段开发并添速EUV技术导入量产,第二阶段共同追求下一代high-NA EUV技术潜力,以制造出更幼型的纳米级元件,推动3nm以后的半导体微缩制程。

按照ASML年报,他们正在研发的下一代极紫外光刻机将采用high-NA技术,有更高的数值孔径、分辨率和隐瞒能力,较现在的EUV光刻机将挑高70%。

值得一挑的是,英特尔的3nm节点与ASML的High-NA EUV光刻机设备的量产时间符合合,大约在2024年前后。

▲ASML 展望半导体制程升级规划

针对后3nm工艺,Imec重点投入的研发周围包括光阻技术、光罩的防尘薄膜技术、工艺优化。

一方面,更高的光阻剂往往会增补弱点率,光阻技术还需进一步改进以降矮弱点率。

另一方面,透明度等方面的挑衅致使EUV的光罩防尘薄膜发展相对缓慢。

幸运的是,现有的EUV掩模工具足以用于3nm及更高的工艺。

四、兼顾有机与无机原料:沉积和刻蚀从原子层到分子层

为了将微电子器件造的更幼,芯片制造商必须把越来越多的电路塞进更幼的薄膜和3D组织中,出境游这对与半导体工艺兼容的沉积和刻蚀技术挑出了更高的请求。

薄膜沉积是指在硅片衬底上生成特定功能薄膜层的工艺,所沉积的薄膜能够是导体、绝缘原料或半导体原料。

刻蚀机议定干刻蚀(用等离子体进走薄膜刻蚀)及湿蚀刻(液体侵蚀)的手段,按照印上去的图案刻蚀失踪有图案(或异国图案)的片面,留下盈余的片面,芯片图案又从光刻胶涂层迁移到了硅片上。

▲刻蚀原理简示

当今的芯片行使各栽原子级添工工具生产。

原子层沉积(ALD)技术可将原料以单原子膜形势一层一层的镀在衬底表面,一次只能沉积一层。原子层刻蚀(ALE)技术是一栽用于详细去除现在的原料层的工艺。ALD和ALE均用于逻辑和存储器。

业界正在为3nm及更先辈节点开发ALD和ALE的高级版本。

区域选择性沉积是一栽先辈的自对准图案化技术,将稀奇的化学手段与ALD或分子层沉积(MLD)工具结合在一首,涉及在准确位置沉积原料和膜的过程,可削减流程中的光刻和刻蚀步骤。

从理论上讲,选择性沉积可用于在金属上沉积金属,在器件上的电介质上沉积电介质。不过现在区域选择性沉积仍存在一系列挑衅,还在赓续研发中。

▲ALD区域选择性沉积Al2O3原理图

对于在矮纳米节点上开发的芯片,主要题目有器件的选择性添长、去除特定原料等。

所以,能够议定某栽刻蚀去除出现在芯片中的变态表象,但晶圆上残留的任何原料都能够引首其他题目,例如掩膜阻滞。

业界一向在将嵌段共聚物视为生产这些厉密图案化表面的一栽手段。嵌段共聚物将多栽性质差别的聚合物链段连在一首,制备成一栽稀奇的线型聚合物,得到性能更为优厚的功能聚合物原料。

以前,大片面商业竭力都荟萃在无机原料上,无机原料比有机原料更致密、更薄。但随着越来越多的有机原料进入制造过程,仅适用于无机薄膜的ALD和ALE技术就不足用了。

分子层沉积(MLD)、分子层刻蚀(MLE)和ALD、ALE的手段相通,但和ALD和ALE差别的是,MLD和MLE也能用于产生和去除有机薄膜。

这栽刻蚀技术能够选择性去除MLD层,而不会影响到附近的ALD层,为准确限制纳米级原料的几何形状掀开了一扇新的大门。

▲先辈制程设备组织

五、拒绝芯片弱点!卡住质量防线的检测

在芯片进入量产前,还需行使各栽体系来查找芯片中的弱点,也就是对芯片进走检测。

晶圆检测分为两类:光学和电子束。光学检查工具速度快,但分辨率受限;电子束检测工具分辨率更好,但速度偏慢。

所以,Applied Materials、KLA、ASML等公司均在开发多光束电子束检测体系,理论上来说,它能以较高的速度发现最难得的弱点。ASML即开发了一栽具有9条光束的电子束检测工具。

▲ASML多光束晶圆检测手段

不过芯片制造商期待行使具有更多光束的工具来添快检测过程。这项技术现在尚且面临不少挑衅。

芯片制造商还行使各栽量测体系来测量芯片内的组织。其中微距量测扫描式电子显微镜(CD-SEM)进走自上而下的量测,光学CD体系行使偏振光来外征组织。

十年前,很多人认为CD-SEM和OCD会走到终点,所以添快了几栽新式量测技术的开发,包括称为临界尺寸幼角X射线散射(CD-SAXS)的X射线量测技术。

CD-SAXS是一栽无损量测技术,行使幼光束尺寸的可变角度透射散射来挑供量测效果,X射线的波长幼于0.1nm。其益处是能在于幼波长能挑供更高的分辨率,避免了OCD所具有的很多参数有关性题目,并且计算更添浅易。

但在在某些情况下,X射线是由R&D设施中的大型同步添速器存储环产生的,这对晶圆厂来说很不真现实。

对于Fab工具,CD-SAXS需主要凑的X射线源。三星,台积电等公司在实验室中均有CD-SAXS工具。

基于晶圆厂的CD-SAXS的题目在于X射线源有限且速度慢,会影响吞吐量。另外据VLSI钻研公司总裁Risto Puhakka介绍,其成本也是一个题目,“能够贵5倍或10倍”。

Puhakka认为,短期内芯片制造商不会将CD-SAXS插入到在线监控流中。

CD-SAXS在内存方面正在取得挺进。现在,在研发方面,内存制造商正在行使该技术来外征硬掩模和高宽比组织。在逻辑芯片方面,该技术仍处于概念阶段,X射线强度还将面临挑衅。

六、像搭笑高相通堆叠封装芯片

传统设计手段是议定萎缩每个节点上差别的芯片功能,并将它们封装到一个单片芯片上。

但是对很多人来说,集成电路的扩展变得愈发腾贵,且每个节点上的性能和功率上风都在削减,所以必要高级封装等替代方案。

当今高级封装技术能让内存更挨近逻辑处理单元,升迁互联密度和信号传输速率。

逻辑内核与存储单元之间的物理距离会导致迟误,人造智能等行使又必要浓密的计算操作,信号从大型芯片的一端传输到另一端所消耗的时间,远比行使高速接口从一个芯片传输到另一芯片所消耗的时间更长。

所以,议定封装逻辑中央和内存,能够大大减矮功耗并增补内存带宽。很多封装厂研发先辈的封装技术,以增补晶体管速度,从而挑高整个封装体系的性能。

在已量产的2.5D集成电路周围,台积电主推CoWoS工艺,英特尔主推EMIB工艺,三星主推FOPLP。

▲台积电先辈封装技术一览

异日议定难度更高的硅通孔(TSV)3D封装技术,台积电将进一步量产体系整合SoIC、 WoW等3D集成电路,英特尔推出Foveros技术,三星推出3D SiC。

幼芯片(chipset)是实现异构集成的一栽新形势,议定在特定空间像笑高似的堆叠多栽芯片,实现更快的开发速度和更高的计算力。

去年台积电展现的7nm幼芯片体系就是一个很好的例子,议定采用COWOS封装技术和LIPINCON互连技术,将大型多核设计划分成多个幼芯片,从而挑供更高的良率和更好的经济性。

英特尔也做到将差别IP、差别工艺的各栽方案封装在一首,从而省去漫长的重新设计、测试、流片过程。

2019年7月,英特尔推出将EMIB和FOVEROS相结合的CO-EMIB技术,不论是2D程度互连照样3D堆叠互连,单片与单片之间都可实现近乎于SoC级高度整合的矮功耗、高带宽、高性能外现。

▲台积电、三星、英特尔均为堆叠封装技术的主要参与者

钻研人员也在功率半导体封装方面进走改进。例如,碳化硅(SiC)比硅具有更高的击穿电场和炎导率,供答商将SiC功率MOSFET和其他组件集成到功率模块中。

但要足够行使碳化硅,还需在封装方面做很多优化做事。Cree CTO John Palmour在比来的一次采访中外示,倘若仅行行使于硅的标准功率模块设计,则只能获得碳化硅所答具有的性能的一半旁边。

结语

随着半导体制程的赓续发展,摩尔定律的推进节奏逐渐趋缓,一连摩尔定律的生命力必要创新技术和设备的突破。

胡正明教授曾说过,半导体走业大约每隔20年,就会有新的危险展现。20年前,行家一度专门哀不悦目,看不清如何才能将芯片性能做得更好、功耗更矮且限制住成本。

现在半导体走业回到了20年周期的“危险”循环节点,全球最顶尖的芯片公司都不清新,当先辈制程走到5nm、3nm、2nm、1nm后,异日半导体走业的创新发展,路又在何方?

这个题目的答案,能够藏在人造智能、5G等新兴行使里,能够藏在半导体的新器件、新技术、新模式里,整个半导体走业都在赓续追求前走。

不论异日谁是创新风暴的引领者,最后受好的都将是享用更高性能电子产品的每一幼我。

参考来源:Imec,半导体工程

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